产品中心 / 开发环境Efinity-易灵思

产品简介

易灵思® Efinity® IDE 提供完整的“RTL 至比特流”的设计流程，既支持 GUI 界面操作，也支持命令行与脚本，您还可以使用易灵思的 Efinity® 软件为Trion®开发套件创建设计。 Efinity软件提供了从RTL设计到比特流生成的完整工具流程，包括综合，布局布线和时序分析。具有图形用户界面（GUI），可提供直观的方式来设置项目，运行工具流程和查看结果。此外，还具有命令行流程和Tcl命令控制台，软件生成的比特流文件配置FPGA芯片，支持 Verilog HDL和VHDL语言。

软件特色

支持Verilog，System Verilog和VHDL语言
Interface Designer负责所有外设IP与管脚的设置
Floorplan Editor图形化直观显示设计在FPGA中的布局和布线
Timing Browser和静态时序分析用于评估设计的性能
Tcl Command Console 负责高阶与全面的时序分析
支持ModelSim、NCSim 或免费的 iVerilog 等工具的仿真流程
配有嵌入式逻辑分析仪Debugger辅助功能调试

v2022.1新功能概览

Trion 编译时间缩短 1.6 倍
比特流支持 Ti180M361 设备
新的 Package Planner 工具让您可以选择和浏览封装引脚
包括适用于Trion和钛金系列设计的新时序分析器引擎
包括适用于钛金系列设计的新路由引擎
在多个 JTAG_USER<n> 抽头点添加并发调试
位置约束功能（测试版）允许分配到特定网格位置
钛金系列内存和运行时改进
使用更少的内存
Place & Route 时间缩短约 2 倍
路由器运行时间缩短 25%（几何平均）

Fixed issues in Efinity 2022.1

Note: this list is not comprehensive

Fixed GUI issue where console text would become all red/blue [GUI-822]
Added support for SDC constraint set_clock_latency [VPR-1506]
Improved SDC constraint set_false_path to accept point-to-point values [VPR-513]
Added ability to access the Ti35/Ti60F100F3S2 Flash externally [PT-1495, PT1581]
Raised I/O bank voltage mismatch warnings to error in Titanium [PT-1519]
Enabled simultaneous use of the reset and calibration ports of the Trion DDR block [DEVINFRA-601]
Added feature to generate configured BSDL files [PT-1592]
Updated the tHOLD calculation in the Interrface Designer [PT-1596]

软件截图

点击此处查看技术文档

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当前版本：Efinity IDE v2023.2.307.2.307 (2024-2-26)

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