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产品特色

小易 05-20

  • 支持Verilog，System Verilog和VHDL语言
  • Interface Designer负责所有外设IP与管脚的设置
  • Floorplan Editor图形化直观显示设计在FPGA中的布局和布线
  • Timing Browser和静态时序分析用于评估设计的性能
  • Tcl Command Console 负责高阶与全面的时序分析
  • 支持ModelSim、NCSim 或免费的 iVerilog 等工具的仿真流程
  • 配有嵌入式逻辑分析仪Debugger辅助功能调试
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