技术新闻 09-04
系统级芯片(SoC)是一个将计算处理器和其它电子系统集成到单一芯片的集成电路。SoC可以处理数字信号、模拟信号、混合信号，甚至射频信号，常常应用在嵌入式系统中。尽管微控制器(MCU)通常只有不到100 kB的RAM，但是事实上它是一种简易、功能弱化的SoC。而“系统级芯片”这个术语常用来指功能更加强大的处理器，比如可以支持运行Windows或Linux操作系统的处理器芯片。高性能系统级芯片集成了更多更强的功能模块，一般都配备有外部存储器，比如闪存。此外，系统级芯片往往配置有很多外部接口，可以连接各种外部设备。为了更快地执行复杂任务，一些SoC还采用了多个处理器内核。SoC的功能、性能和应用越来越复杂，对芯片设计和晶圆制造也提出了更高的要求。
不同的SoC类型有不同的应用场景，围绕微控制器(MCU)构建的系统级芯片一般用于计算性能要求不高的消费电子、家电和IoT产品。基于微处理器(MPU)的SoC在性能和功能方面相对较高，比如手机的应用处理器(AP)。还有一种可以编程的SoC(PSoC)，其部分功能可以灵活编程，就像FPGA一样。当然，针对某些特定应用领域而定制开发的SoC可能更为复杂，比如集成ADC/DAC、显示驱动，以及无线射频等功能模块。
SoC基本构成
典型的系统级芯片结构包括以下部分：
至少一个微控制器(MCU)或微处理器(MPU)或数字信号处理器(DSP)，但是也可以有多个处理器内核;
存储器可以是RAM、ROM、EEPROM和闪存中的一种或多种;
用于提供时间脉冲信号的振荡器和锁相环电路;
由计数器和计时器、电源电路组成的外设;
不同标准的连线接口，如USB、火线、以太网、通用异步收发和序列周边接口等;
用于在数字信号和模拟信号之间转换的ADC/DAC;电压调理电路及稳压器。
图一：基于微控制器(MCU)的系统级芯片结构示意图。(来源：维基百科)
有的系统级芯片还包含无线连接模块，比如蓝牙，最新的SoC设计甚至还内置AI引擎。
数据的流动主要借助了片上系统中的I/O总线，例如Arm提供的AMBA标准。采用DMA控制器则可以让外部数据直接被传送到存储器，无需经过中央处理器，这可以大大改善数据吞吐的效率。最近10年来，SoC设计的一个趋势是采用基于网络的拓扑结构，来提高片上通信的效率。这种基于路由的数据包互连网络称为“片上网络“(NoC)，可以克服基于传统总线网络的带宽瓶颈。
SoC设计流程
一个完整的系统级芯片由硬件和软件两部分组成，其中软件用于控制硬件部分的微控制器、微处理器或数字信号处理器内核，以及外部设备和接口。系统级芯片的设计流程主要是其硬件和软件的协同设计。
由于系统级芯片的集成度越来越高，设计工程师必须尽可能采取可复用的设计思路。现今大部分SoC都使用预定义的IP核(包括软核、硬核和固核)，以可复用设计的方式来完成快速设计。在软件开发方面，协议栈是一个重要的概念，它用来驱动USB等行业标准接口。在硬件设计方面，设计人员通常使用EDA工具将已经设计好(或者购买)的IP核连接在一起，在一个集成开发环境(IDE)下集成各种子功能模块。
图二：系统级芯片的设计流程示意图。(来源：维基百科)
芯片设计在被送到晶圆厂进行流片生产之前，设计人员会采取不同方式对其逻辑功能进行验证。仿真与验证是SoC设计流程中最复杂、最耗时的环节，约占整个芯片开发周期的50%～80% ，采用先进的设计与仿真验证方法已成为SoC设计成功的关键。
系统级芯片(SoC)的复杂设计选择
SoC设计的发展趋势是基于SoC开发平台进行设计，这是一种可以达到最大程度系统重用、面向集成的设计方法，可以分享IP核开发与系统集成成果，不断重整价值链。在重点考虑面积、延迟、功耗的基础上，向成品率、可靠性、EMI 噪声、成本、易用性等方面转移，使系统级集成能力快速提升。SoC设计工程师所面对的选择很多，包括处理器内核、各种IP模块、EDA工具和开发环境，以及RF射频模块、片上网络(NoC)和FPGA等，如何做出符合自己应用和设计需要的最佳选择成了一大难题。为此，《电子工程专辑》采访了来自处理器内核、EDA和IP、NoC供应商，以及FPGA和SoC芯片设计公司的技术和设计专家，他们从各自的角度出发给出了深入而独到的建议。
图三-EDA和IP
新思科技中国副总经理谢仲辉
目前主流的SoC一般包括哪些功能模块或IP?有什么新的技术趋势值得关注?
在高性能计算、消费类电子、通信与汽车应用领域中， SoC是一种主要的芯片产品形态。SoC与ASIC最大的区别就是形成了一个完整的片上系统，其中包括计算、存储、外设以及层次化总线等子系统，由此在一颗芯片上实现了一个完整的计算机系统结构组成。
SoC的这些关键子系统会根据不同的系统规格和应用场景，采用不同类型的IP。计算子系统通常包含CPU、GPU、以及AI处理器等同构或异构的计算单元。存储子系统通常会采用DDR/LPDDR/HBM/GDDR等标准的大容量外部动态随机存储器，以及基于SRAM的静态高速片上存储器。外部设备接口IP的种类更加丰富，我们生活中接触到的各类总线都有机会出现在系统芯片中。这其中负责承担高性能系统扩展功能的有PCI Express(CXL/CCIX)、HBI等接口标准，它们可以实现高速外设、Die-to-Die或多芯片互联的功能。目前PCI Express正在发展最新的6.0版本，而CXL已经演进到1.2版本。另外，我们还会有一些面向特定应用需求的专门接口总线，这包括USB、SATA、MIPI、DisplayPort、HDMI、UFS和以太网等种类繁多的技术标准。这其中新一代USB4已经随着苹果采用自研M1芯片的MacBook走进了大众视野，提供最高40Gbps的传输速率。DisplayPort也在朝着2.0标准发展，并最终会以80Gbps的带宽支持多路超高清显示输出。MIPI总线也在响应移动通信、多媒体和车载应用所提出的更高要求，逐步走向多元化。
片上总线子系统好比SoC的中枢神经，它负责实现各个子系统模块之间的高速互联与协同工作。片上总线根据拓扑结构的不同，也分为星形(Star)连接、环形(Ring)连接和网格(Mesh)连接。具体采用那种总线结构，需要根据设计目标进行复杂的仿真分析。目前随着人工智能技术的飞速发展，基于多种总线拓扑的混合类型(Hybrid)总线系统也逐步发展起来。
AI在复杂的高性能SoC设计中能够发挥什么作用?未来设计趋势如何?
复杂的高性能SoC设计过程，有无限的设计参数可供探索，例如模块布局，设计尺寸和形状，以及无数的EDA自动化工具流程和变量可以尝试。设计探索阶段对最终结果潜在影响巨大，所以设计团队往往在这个阶段投资大量人力和机器资源，花费大部分的总体设计时程。AI与ML的科技进展可以大幅加速设计探索的速度，比如Synopsys 的DSO.ai与设计实现工具内建的ML技术，不但能更快的达到设计目标，还能减少探索过程中需要投资的人力与机器资源。
图四-FPGA
易灵思中国公司总经理郭晶
在做系统级芯片(SoC)的设计规划时，需要考虑哪些主要因素?
我觉得一定是先从市场需求以及相关需求的时间窗口作为起点，然后根据自身的人力与技术资源，结合开发的金钱成本、时间成本和维护成本，考虑工艺和IP的选择。举例来说，现在如果还在用40nm的工艺技术来设计SoC，将很难应对市场普遍需要低功耗的趋势。可是采用先进工艺的SoC的话，新工艺下IP的可选择度相对较低、费用较高昂、可靠性与相互适配性也都存在不确定性。可见一款SoC是否可以一次成功，里面潜伏着众多相互影响的风险，对掌控整体的投入与产出带来不小的挑战。因此，就衍生出了降低风险、加快上市时间，这个非常重要的因素。
利用现有的相对性能不高但低功耗的处理器，将已经验证过的高性能IP模块(甚至多个软核处理器)用低功耗、小面积的FPGA来实现，再利用先进的封装技术进行集成，就有了可以随时更新的可编程(Programmable)SOC。例如，易灵思的“易构”平台就是一种非常好的，可以降低风险、加快上市时间的方案。
RISC-V与FPGA如何有机结合助力SoC设计?
RISC-V拥有非常丰富的生态资源，而且其软核形态是依托FPGA的，使得FPGA立即能拥有这些丰富的生态资源。经过优化的RISC-V，不单降低了对FPGA的资源消耗，还通过外设的多样性，赋予FPGA在并行算法应用中对各功能模块更快捷的调度和配置能力。FPGA擅长高性能的并行应用，加入RISC-V就可以完成多映像加载、网络协议的缝合，甚至是多个独立RISC-V集成的应用。
当前的软核RISC-V，在平台的移植性方面也非常轻松。有很多嵌入式应用，例如基于ARM Cortex M4的应用，要集成在低成本的FPGA中还有一定难度。好消息是，易灵思16nm工艺的钛金系列FPGA，内核可以轻松达到450Mhz，让软核的RISC-V处理器可以跟硬核的Cortex M4处理器分庭抗礼。而在性能相当的情况下，RISC-V所有总线以AXI的形式内置于FPGA，可以带来高度灵活性、快速上市时间和极低的IP集成风险等额外的价值。
图五-RISC-V处理器内核
赛昉科技有限公司SoC高级总监伍骏
目前主流的SoC在选择处理器内核IP时主要基于什么标准?如何实现差异化设计?
这类的标准很多，我们认为需要着重看两个标准。首要的标准就是看该处理器内核IP是否完整的支持Linux，因为通用嵌入式、工业、物联网、高性能实时嵌入式以及汽车领域均需要在Linux系统上运行。例如赛昉科技的U5、U7以及U8系列的处理器内核IP，全都基于RISC-V架构并且支持Linux操作系统，且配置了cache层级结构来平衡面积性能，以实现高性能以及高能效的要求。
其次就是根据性能指标选择流水线级数，多发射的数量等，根据应用需求选择所需要支持的指令集，比如是否需要浮点计算，进而是否支持双精度浮点计算。以上的标准都会对处理器内核IP的选择产生影响。
对于赛昉科技而言，SoC差异化设计主要体现在两个方面。首先是基于应用场景的IP选型和自研IP达到最佳的性能功耗比。不同的应用场景需要功能各异的芯片，所以芯片的需求也更加多元化。我们会根据应用场景来选择相应的IP，同时会结合自研IP，达到最佳的平衡，从而实现SoC的差异化设计。
另外一点就是在软件层面给客户提供能快速部署的软件开发平台。针对垂直领域芯片，赛昉科技目前已有三大成熟的创新定制平台，分别是智能语音处理器平台;智能视觉处理器平台以及低功耗BLE处理器平台。前不久，赛昉科技发布的全球首款基于RISC-V的人工智能视觉处理器平台“惊鸿7100”引起巨大的反响。客户可通过该平台自定义的产品规格，快速定制目标应用场景的芯片产品并量产，该平台还支持芯片的持续优化更新及升级迭代，从而极大地缩短芯片开发周期，快速实现客户创新技术的应用落地。
SoC设计领域有什么新的技术和应用趋势值得关注?
首先是异构多核计算技术。随着人工智能应用及技术的成熟，对于AI终端运行及计算的高效、可靠、稳定的需求与日俱增，不同的应用场景对于芯片PPA的需求存在差异，单个内核已经达不到AI应用场景所需的多通路多运算流并且兼顾功耗及运算资源的目的。所以异构多核计算技术成了应对这些应用最好的解决方案。
其次是芯粒(chiplet)封装技术。随着集成电路制造技术的迅速发展，把一个完整的电子系统集成到一个芯片上即所谓的系统级芯片(SoC)。SoC芯片设计技术可以大幅度地提高系统可靠性，减少系统面积和功耗，降低系统成本。但随着人工智能以及5G的发展，传统的设计方法已经无法满足这些芯片的功能需求，将一颗SoC设计切割成不同的合适工艺节点小芯片(Chiplet)，再用先进封装技术提供的高密度互联将多颗Chiplet包在同一个封装体内，将是未来的发展趋势。
最后要提到的是NoC总线互联技术。前面提到人工智能、5G等新兴的应用场景，对芯片设计提出了更高的要求。SoC设计方法已经无法满足这些芯片的设计。随着集成电路的发展，片上网络(Network-on-Chip, NoC)作为一种全新的设计方法学很好地解决了SoC的单一总线的通信瓶颈问题。但是它也有很多问题需要解决，比如内部互连异常复杂以及串扰现象明显。所以这也是未来需要研究并且关注的问题。
当前的SoC设计在性能、功耗和尺寸方面面临哪些挑战?有何解决方案?
首先是先进工艺下对于物理实现上的挑战，比如16nm以下比较复杂的后端实现流程。其次是复杂soc需要集成大量的物理IP，而这带来的问题就是验证更加的困难。最后就是复杂系统对计算密度的不确定性，而这主要体现在AI计算方面。
第一、第二个挑战的解决方案比较倾向使用chiplet集成来设计SoC，从而降低对工艺节点的完全依赖以及由集成大量物理IP带来的验证难的问题。
针对最后一点的挑战，更多的需要通过先进的设计方法学来设计IP。赛昉科技的解决方案，是采用一套敏捷的设计方法Chisel，这是一种基于Scala的硬件构建语言，已经被广泛的被学术界和工业界接受用于为数字IC设计生成RTL。通过其自身高密度代码、更好的支持对象和高级语言、开发速度快、周期短、可复用性高等优点以实现复杂系统对计算密度的确定性。
图六-片上网络(NoC)
Arteris IP公司CTO Benoit de Lescure
什么是片上网络(NoC)?为什么系统级芯片(SoC)设计需要NoC?
在介绍NoC相关历史之前，我想提出一个观点：NoC是一种SoC架构。从字面上看，NoC是SoC架构师在其框图和平面图中绘制的IP模块之间连接的逻辑和物理实例。如此众多的SoC设计团队从Arm、Synopsys和Cadence等公司获得IP模块的授权许可，SoC设计趋向于同质化。实现SoC差异化设计的关键在于架构师如何选择和连接这些IP模块以满足他们的系统级要求。
片上网络(NoC)相比传统的总线接口通信有什么优点和缺点?
SoC所包含的IP模块数量不断增加，同时片上服务质量(QoS)、仲裁和数据流优化的复杂性越来越高， NoC逐渐取代总线和交叉开关(crossbar)，而成为片上互连的行业标准。总线是共享的通信资源，除了最简单的系统之外，总线无法提供系统所需的带宽。交叉开关虽然可以提供足够带宽，但是其大小随着所连接的IP模块数量成倍增长，并且大型的交叉开关根本无法构建。它们都不能很好地利用布线，而布线可是当今芯片技术中最为昂贵的东西。NoC可以极大地减少裸片面积(尤其是更少的布线)，功耗更低，而且可以对片上数据流和服务质量进行微调优化，甚至可以提供数据保护功能以提高整个系统的功能安全性。
总线是系统级芯片发展的早期阶段所采用的标准，那时连接的IP模块(CPU、存储器和外围控制器等)可能不超过20个。然而，随着更多IP模块连接到总线，它们开始争夺优先级和可用的带宽。总线需要集中的仲裁器和地址解码逻辑，而随着主机和从机数量的增加，大家竞争同一条总线资源，这反而成了SoC性能的瓶颈。
高性能的SoC设计在性能、功耗和尺寸方面面临哪些挑战?
现在大多数高性能SoC设计均使用10 nm以下的先进工艺节点，其中晶体管的尺寸可缩小到令人难以置信的地步。这样就可以将数十亿个晶体管集成到一颗裸片上，而几年前同样尺寸的裸片只能容纳几亿个晶体管。然而，金属线宽还没有缩小到晶体管那么小，当系统中添加更多IP模块时，连接它们所需的金属线数量却随之增加，并且数据在片上传输所需的距离也增加了。对于5年前的SoC设计而言，NoC可能占裸片面积的10%，但在当今的先进高性能SoC中，这一面积比却在增加。但是，我们也在不断改进NoC技术，使其能够在高性能应用的高时钟频率和高电压下运行。而当NoC不需要大带宽时，我们能够非常快速、透明地“使之节流”至节能模式。NoC技术提供了很多“杠杆”，SoC架构师可以使用它们针对特定的性能、功耗和面积要求进行优化。
图七-RISC-V及SoC设计平台
芯来科技执行总裁彭剑英
做SoC设计规划时，需考虑哪些主要因素?
作为CPU IP供应商，我们从不同的客户观察到他们在做SoC设计规划时主要考虑到以下几个主要因素：
a) 产品定义和关键技术指标：一般客户都有针对的目标市场和应用场景，所以早期的产品定义就比较明晰，比如对CPU的性能(频率，DMIPS/CoreMark等基础测试跑分)都会有明确的范围要求，其他外设IP所需的列表以及整体芯片的频率、面积和功耗等。
b) 硬件特性和整体架构：一旦产品定义确定，接下来就是软硬件功能划分，确定硬件模块特性，以及整体SoC架构(主要总线结构)等。通过具体应用和算法评估来确定整个SoC架构，包括总线结构、Master/Slave的个数及连接关系、存储结构，以及关键IP模块的具体特性等。以CPU为例，是否需要DSP、FPU等处理单元;存储结构(ICache/DCache，片上指令紧耦合SRAM，片上数据紧耦合SRAM)及容量大小，以及所需要的系统总线结构等。
c) 软件生态和用户习惯：软件生态和用户习惯是一个看不见摸不着的东西，但对SoC设计来说至关重要。软件开发环境(IDE，SDK等)，基础工具链(编译器，调试器等)，操作系统支持程度... 这些都关系到芯片终端客户软件开发的效率和习惯。
d) 综合时间、人力、资金成本的性价比：高性价比是商业客户成功的必要条件。谁都希望用最短的时间、最少的人力完成SoC软硬件的设计和验证，当然同时也希望IP费用、后续流片、封装测试费用等都是最合理的价格。
当然每个客户对这些因素的优先级或是权重会不一样。芯来科技成立2年以来，见证了RISC-V在国内的落地开花。最初，对于新兴的RISC-V，大多数的SoC设计公司都因为软件生态和用户习惯而持观望态度。随着RISC-V整个软硬件生态的蓬勃发展，现在我们看到越来越多的客户因为性价比、差异化的产品定义和灵活的扩展性等优势，开始选择RISC-V。
目前主流的SoC在选择处理器内核IP时主要基于什么标准?如何实现差异化设计?
SoC设计时对处理器IP的选择，确实存在一定的统一标准，比如硬件指标、软件指标、稳定性及价格等因素。
硬件指标主要包括：
软件指标主要包括：
稳定性主要是CPU IP需要充分验证，在不同的工艺和测试平台上都要有足够的鲁棒性。价格主要包括授权费用和后续的支持和维护成本。
怎样给客户提供有竞争力的差异化设计?这一直也是芯来科技在探索和努力的方向。目前我们主要从以下几个方面考虑：
1) 高度可配置的处理器IP
芯来所有RISC-V CPU IP都包含丰富的可配置选项，客户可以通过图形化界面配置其所需的参数来满足性能需求又不浪费额外资源，例如中断个数和优先级，ICache/DCache大小，是否需要片上指令和数据SRAM，乘法周期数等等。然后再生成其所需的代码。
2) RISC-V指令集的可扩展性(用户自定义指令)
在RISC-V指令集定义中已经预留了部分编码空间给用户自定义指令，芯来科技提供了NICE(Nuclei Instruction Co-Unit Extension)扩展方案。客户根据特定领域应用分析需要硬件加速的算法和定义对应指令，基于芯来RISC-V处理器微内核预留了NICE接口以实现针对特定领域的加速单元。加速单元可以和处理器微内核共享存储等资源，从而可以极大地提高能效比，也可以助力客户快速开发出面向特定领域架构具备差异化的产品。
3) 面向细分领域的硬件加速模块
针对某些细分领域的SoC设计，芯来科技也提供不同的灵活硬件加速方案，比如处理器物理安全增强模块、双核锁步、矢量模块、NPU模块等。
SoC设计领域有什么新的技术和应用趋势值得关注?
随着5G和AIoT时代的到来，越来越多的智能化应用场景诞生，也就有了“应用和软件定义芯片SoC设计”的趋势，对产品快速迭代也提出了新的要求。这就意味着，SoC设计需要：
更有效地解决具体实际场景的问题
更快的市场响应速度
具备特性差异化和成本优势
我认为目前SoC设计主要有以下几个关键趋势：
1)DSA(Domain Specific Architecture or Domain Specific Accelerator), 面向专用应用领域的协处理器加速器
DSA的目标就是提升计算的能效比，因此可以更好地满足SoC设计的差异化、安全性以及推向市场的时效性。如何达成这个目标?其中一个核心理念是“术业有专攻”，在硬件领域便是用专用硬件满足特定领域需求。但这跟一般的ASIC硬件化不同，DSA要满足的是一个领域的需求，解决一类问题而非单一问题，因此能够实现灵活和专用性的平衡。就处理器领域而言，DSA可以被解释成Domain Specific Accelerator, 即在通用处理的基础上，扩展出面向某些领域的加速器，以提升解决该领域问题的效率。
2)全栈式的SoC设计平台化
全栈式的SoC设计平台化可以极大缩减传统SoC设计周期和设计成本。一站式的SoC平台可以提供SoC软硬件设计的整体解决方案，一般包括SoC设计所需的基础共性IP、SoC架构、测试用例、操作系统、软件驱动、算法库和开发工具等模块。目前，芯来科技面向MCU、AIoT等应用领域，已经推出了基于芯来RISC-V 处理器的全栈IP整体解决方案，包括预集成的整体SoC模板(包含芯来的基础IP库，统一的IP接口和总线结构等)、软件硬件驱动、NMSIS算法库、完备移植好的操作系统示例和芯来自己的IDE/SDK等一系列开发环境。让客户在SoC设计上确保按需定制，不浪费资源，帮助客户降低研发投入，提高研发效率和质量。芯来全栈IP平台可以承担客户80%的通用SoC设计验证工作，而让客户投入更大的精力专注于20%的专用SoC设计。
3)chiplet新的IP复用模式
尔定律时代，芯片集成度越来越高，SoC设计越来越复杂，为了降低整个芯片SoC设计周期以及开发总成本，Chiplet模式成为一个流行的趋势。Chiplet 其实就是一颗具有一定功能的裸片(Die)。基于Chiplet 模式，首先将需要实现的复杂功能进行分解，然后开发或是复用已有不同工艺节点、不同材质、不同功能的裸片，最后通过 SiP(System in Package)封装技术形成一个完整的芯片。因此Chiplet 就是一种新的IP复用模式 - 以芯片裸片的形式提供。
Chiplet除了可以解决数字电路和模拟或接口电路在工艺节点上的错位问题外，也可以给SoC设计提供更大的灵活性。例如，有些SoC设计在不同场景下，对接口或模拟的通道数量要求不同，如果都集成在一颗die上缺乏灵活性，性能、功能和面积(也就是所谓的PPA)方面难以做到最优。Chiplet通过数字和模拟更好地解决了场景化的灵活性问题，当然同时chiplet也面临着诸多挑战，例如接口标准化、接口间巨大的数据量造成裸片和裸片间互联所产生的大功耗等问题。
物联网和边缘计算等领域对SoC设计的要求跟移动计算/个人电脑有什么不同?如何选择合适的处理器内核?
从个人电脑到移动计算(手机)，芯片SOC设计(也包括处理器发展)主要为单一应用、重点产品驱动。而目前随着5G、AIoT、边缘计算等应用场景多点开花，而且都还没有明确的行业标准和规范，应用场景更多元化，需求更碎片化，单品需求适量，创新迭代变快，也需要更快的市场响应速度。因此芯片SoC设计定制化成为趋势。而处理器作为SoC的整个控制大脑，在选择上除了传统的PPA硬件指标，完整的基础软件工具链和生态外，更看重的是处理器的灵活性和扩展性来满足差异化和多样化的设计，以及技术壁垒的建立。
ARM在这些新兴领域也没有绝对的生态优势，因此开放且拥有精简、低功耗、模块化、可扩展等技术优势的RISC-V在AIoT和边缘计算等领域及需要定制化的场景将大有可为。
除了技术上的灵活性，RISC-V也能为AIoT、边缘计算等领域带来显著的成本优势。国际市场分析机构Semico Research在其名为“RISC-V市场分析：新兴市场”的报告中指出，预计到2025年，市场将总共消费624亿个RISC-V CPU内核，而中国将拥有全球最大的市场空间。
芯来科技已经发布超低功耗的N100、N200、N300系列，以及高性能的600和900系列(包含32位、64位架构)RISC-V处理器IP产品，它们不仅具备丰富的可配置选项，让客户灵活自由选择，而且针对一些垂直细分领域提供单独的可选特性。我们希望和国内的客户一起“引领RISC-V开放生态, 赋能AIoT创新变革”。
